使用Quartus 设计一个控制器控制电动机的转动 II (使用驱动器u盘之前需要格式化)
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使用Quartus II 设计一个控制器控制电动机的转动
在Quartus II环境中设计一个控制器，用于控制电动机的转动，这是一个典型的硬件描述语言（HDL）应用。
在上述代码中，电机控制器的逻辑通过Verilog语言实现。
控制器的状态机设计采用了有限状态机（FSM）方法，通过两个寄存器来跟踪状态和计数。
代码首先定义了输入和输出信号：输入信号包括当前分钟数（minute）和时钟信号（clk），输出信号则是一个两位二进制编码的信号（out），用于控制电机的旋转方向。
状态寄存器（state）和两个计数器（count_minute和count_state）用于跟踪控制器的当前状态以及两个计数任务。
控制器的核心逻辑通过两个始终块实现，分别在时钟上升沿触发。
第一个始终块用于增加分钟计数器，每7个时钟周期增加1。
第二个始终块则根据当前状态执行不同的操作。
状态机设计采用case语句来处理不同的状态转移。
例如，当控制器处于状态0时，输出信号设置为10，表示电机顺时针旋转，并根据计数器count_state的值来决定何时切换状态，进入状态1。
类似地，其他状态也遵循类似的逻辑，状态机通过循环和条件判断，实现电机的控制。
此外，代码中还包含了一个默认状态，用于处理任何未预见的状态转移。
当控制器进入状态4时，电机停止旋转，计数器和输出信号被重置，准备进入下一个循环。
此控制器的设计通过状态机实现了电机的循环旋转控制，状态和计数器的精确管理保证了电机的平稳运行。
整个设计在Quartus II中经过编译和仿真测试，验证了其正确性。
这种控制器设计方法不仅适用于电机控制，也可应用于其他需要状态管理和计数的应用场景。
如何实现CPLD计数功能的调试？？
一、实验目的1. 熟悉CPLD的开发软件的基本使用。
2. 掌握CPLD逻辑电路设计方法。
3. 会用逻辑分析仪进行数字电路的测试分析。
二、实验任务和内容1. 在CPLD中设计一个多位计数器电路，设计要求为： （1）6位十进制加法/减法计数器，运行过程中可改变加法或减法；（2）输入计数信号频率最高1MHz，信号电平为0～5V的脉冲信号。
（3）6位数码管动态扫描显示，显示亮度均匀，不闪烁。
（4）有手动清零按键。
2．对设计的电路进行软件仿真3．计数器电路的CPLD下载、实验调试。
4．使用虚拟逻辑分析仪进行调试和测试 三、实验器材 1. -8002B电子测量实验箱 1台 2．计算机(具有运行windows2000和图形化控件的能力 1台 3．函数发生器 1台 4. SJ-7002 CPLD实验板 1块 5 . 短接线若干 四、实验原理 4.1 CPLD介绍 可编程逻辑器(PLD)是70年代发展起来的一种划时代的新型逻辑器件，一般来说，PLD器件是由用户配置以完成某种逻辑功能的电路。
80年代末，美国ALTERA和XILINX公司采用E2CMOS工艺，分别推出大规模和超大规模的复杂可编程逻辑器件(CPLD)和现场可编程逻辑门阵列器件(FPGA)，这种芯片在达到高度集成度的同时，所具有的应用灵活性和多组态功能是以往的LSI/VLSI电路无法比拟的。
到90年代，CPLD/FPGA发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线编程等高级特性。
另外，外围I/O模块扩大了在系统中的应用范围和扩展性。
较常用的有XILIN X公司的EPLD和ALTERA及LATTICE公司的CPLD。
CPLD/FPGA的设计开发采用功能强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或VERILOG-HDL)来进行电子系统设计和产品开发，开发工具的通用性，设计语言的标准化以及设计过程几乎与所用的CPLD/FPGA器件的硬件结构没有关系，所以设计成功的逻辑功能软件有很好的兼容性和可移植性，开发周期短；易学易用，开发便捷。
尽管CPLD、FPGA以及其它类型的PLD器件的结构各有其特点和长处，但是概括起来它们都是由三大部分组成的：（1）一个二维的逻辑块阵列，构成器件的逻辑组成核心；（2）输入/输出块（3）连接逻辑块的互联资源，连线资源由各种长度的线段组成，也包括用于连接逻辑块之间，逻辑块与输入输出部分的可编程连接开关。
本CPLD实验电路板选用ALTERA公司的EPM7128SLC84器件，EPM7128SLC84的特点为：84引脚Pin，内部有128个宏单元、2500个等效逻辑门、15ns的速度、PLCC84封装形式。
除电源引脚、地线引脚、全局控制引脚和JTAG引脚外，共提供了64个可用I/O脚，这些引脚可以任意配置为输入、输出和双向方式。
图1 CPLD芯片EPM7128SLC84外形图 4.2 CPLD（FPGA）器件的设计和验证步骤 一般可分为设计输入、编译、功能仿真和时延仿真、器件下载（编程）、硬件电路三个设计步骤以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。
（1）．设计输入：设计输入有多种方式，目前最常用的有电路图和硬件描述语言两种，对于简单的设计，可采用原理图的方式设计，对于复杂的设计可使用原理图或硬件描述语言（Verilog、AHDL、VHDL语言），或者两者混用，采用层次化设计方法，分模块层次地进行描述。
原理图设计方法主要是按照数字系统的功能采用具体的逻辑器件组合来实现的，把这些由具体器件实现逻辑功能的电路图输入到软件当中。
这种设计方法比较直观。
硬件描述语言设计方法主要把数字系统的逻辑功能用硬件语言来描述（2）编译：编译前先选择器件的系列、型号，分配输入/输出管脚进行管脚，然后开始编译编译是指从设计输入文件到熔丝图文件（CPLD）或位流文件（FPGA）的编译过程。
在该过程中，编译软件自动地对设计文件进行综合、优化，并针对所选中的器件进行映射、布局、布线、产生相应的熔丝图或位流数据文件。
（3）仿真：分为功能仿真（Functional)和时延(Timing)仿真：编译成功的设计并不一定完全正确，可通过仿真来验证电路是否达到设计要求，基本思路是首先用波形编辑器编辑仿真文件，给输入加载不同的激励信号，然后运行仿真器，产生对应的输出，根据输入和输出的关系，以此判别设计的正确性。
（4）器件编程：器件编程就是将熔丝图文件或位流数据文件下载到相应的CPLD或FPGA器件中。
（5）系统硬件电路测试图2CPLD设计流程 4.3 设计软件的使用 对CPLD的设计可使用ALTERA公司的MAX－PLUSⅡ或Quartus Ⅱ,设计的主要步骤为： （1）创建或打开一个工程。
（2）原理图输入方式：新建一个图形文件，输入符号（代表子模块或元件、输入输出引脚），连线，存盘。
如图4所示为采用两片级联的两位十进制计数器电路，文件名为。
（3）文本输入方式：新建一个文本文件，输入HDL语言编写的电路，存盘。
（4）选择芯片为CPLD实验电路板选用的EPM7128SLC84器件，分配引脚。
（5）波形仿真，首先新建空白的波形文件，导入本设计电路的输入输出节点，给输入节点按照需要指定时钟信号和高低电平，开始仿真，得到结果，再分析结果。
如图5为的仿真文件波形。
（6）CPLD程序的下载：我们采用的是并口下载电缆ByteBlaster，它可以对MAX7000S系列进行在线编程。
该下载电缆具有以下几个部分：与PC机并行口相连的25针插座头、与PCB板插座相连的10针插头。
其示意图如3所示。
图 3 并行电缆下载示意图 设计举例：图 4和图 5分别是用原理图方式设计的2位十进制计数器的原理图和软件仿真波形图。
图4两位十进制计数器电路图 图11－5 两位十进制计数器电路仿真波形图 4.4 CPLD实验电路板原理和虚拟逻辑分析仪使用 实验电路板的组成和虚拟逻辑分析仪的使用在本实验指导书的“实验四 逻辑分析仪的原理和应用”中已作了说明，请读者参考。
图6 为CPLD板的详细电路图。
CPLD与62芯插座定义表见表1和CPLD可供用户自定义的引脚见表2。
使用CPLD板的1.000MHz的晶振时钟，需放置CPLD板上S1短路块位置在右面。
表1 CPLD和62芯插座连线引脚定义 引脚名称CPLD芯片引脚 62芯插座引脚 说明 引脚名称 CPLD对应脚 62芯插座引脚 说明 DO0 P40 16 连接逻辑分析仪的24个输入通道 DO24 P63 28 系统保留 DO1 P36 48 DO25 P76 60 DO2 P41 17 DO26 P64 29 DO3 P44 49 DO27 P75 61 DO4 P45 18 DO28 P68 30 DO5 P46 50 VCC P3,P13,P26,P3P43,P5,P66,P78 31,62 +5V电源 DO6 P48 19 DO7 P49 51 DO8 P50 20 DO9 P51 52 GND P1,P7,P19,P32,P42,P47,P59,P72,P82,P84 13,44 电源地 DO10 P55 21 DO11 P52 53 DO12 P54 22 DO13 P65 54 DO14 P57 23 CPLD时钟源 sourceCLK P83 45 由S1短路 选择接 CPLD-CLK1 DO15 P67 55 DO16 P56 24 DO17 P69 56 DO18 P58 25 outsideclk P39 15 选择接(P83) DO19 P70 57 allCLR P35 47 系统总清零 DO20 P61 26 outside_tri P37 14 外部触发 DO21 P73 58 DO22 P60 27 DO23 P74 59表2用户可用的CPLD自定义I/O引脚 P4P5 P6 P8 P9 P10 P11 P15 P16 P17 P18 P20 P21 P22 P24 P25 P27 P28 P29 P30 P31 P77 P79 P80 P81图6 CPLD实验板电路原理图 五、设计指导： 设计和调试的过程是：①任务分析，层次分解，得到顶层设计框图，大致确定每个子模快（子电路）的功能、输入和输出；②子模快电路设计和软件仿真；③完成顶层电路设计，顶层仿真；④分配引脚，下载，连线和调试。
软件仿真注意尽量给定符合实际电路工作的输入电平、时钟，仿真最小间隔不小于20ns，仿真时间长短适中。
5.1 设计任务分析 根据设计任务，可分为两大部分：多位计数器电路和计数结果动态显示电路。
根据CPLD电路的层次化设计功能，设计出如图7所示的顶层设计框图。
6位十进制的计数器对输入的脉冲计数，有加减计数控制和清零计数值控制，输出6位十进制计数值，每位都用4位BCD码表示，共有24根线。
根据动态扫描显示的需要，必须设计一个6位BCD选1的多路数据选择器，输出的一位BCD码（4根线）送给BCD－七段译码器译成段信号，从CPLD输出给数码管的7段。
同时多路数据选择器的控制选通信号需要3根，必须与6位数码管的位选信号同步。
位选信号来自电路板的时钟（1MHz）分频，在用译码器译码（每次只能选中一个数码管）。
要保证多位显示均匀和不闪烁，请计算和设计分频的频 电路的设计均有原理图设计和HDL语言文本设计两种方法，根据电路的特点和各人的情况，自己选用。
对每个子模快进行软件仿真，先创建波形文件，设定时间间隔和解释时间，编辑输入波形，运行仿真，分析结果是否正确。
若不正确，则修改设计，重新编译后，再仿真，直到正确为止。
（1）6位十进制的计数器子模块设计： 没有现成电路可用，所以必须自己设计。
为什么不选用二进制计数器？（从显示要求、二进制转换为BCD电路的难易等考虑） 设计方法一：选用6个1位的可逆带清零十进制计数器级联得到。
注意进位/借位信号的时序。
设计方法二：使用HDL语言编程，注意同时满足十进制、加、减的进位和借位。
（2）6位BCD选1的多路数据选择器设计：没有现成电路可用，所以必须自己设计。
可选用多个数据选择器来组合。
要求控制选通信号需要3根，按000－001－010－011－100－101变化，只有6个状态。
（3）BCD－七段译码器设计：有现成电路选用，注意共阴和共阳数码管的区别。
位选信号产生①位选译码：每次选中一个，可选用什么译码器？注意位选电平是高电平有效还是低电平有效。
②位选控制：要求为6个状态，设计电路可采用状态机的方法，但仔细分析6个状态之间的关系后，可得出符合_________的计数器。
设计方法：语言和图形均可。
分频电路：位选信号来自电路板的时钟（1MHz）分频，要保证多位显示均匀和不闪烁，先计算分频电路要求的输出频率，在设计分频电路。
可使用计数器分频。
5.3分配引脚和编译、下载 引脚分配要满足CPLD电路板上已有的连线情况，把主要的输入信号和重要的中间结果同时分配给逻辑分析仪的输入通道A0~A23，可以利用逻辑分析仪进行测试，观察到电路实际的内部工作时序。
每次分配引脚后，需重新编译后，再下载。
六、调试和测试结果 6.1实验硬件连接 根据各人设计的计数器电路和分配的引脚连线，计数器输入控制信号连接开关和按键，计数脉冲信号连接到函数发生器的TTL(CMOS)输出端。
计数器的输出位选分别连接6个数码管的为选端L1～L6注意，左边的数码管为低位，7段信号分别连接。
6.2调试和测试 按照以下顺序对计数器电路进行测试，如不正确，请按下面步骤检查：连线——引脚分配——CPLD电路设计。
改正错误，再测试，若是CPLD电路错误，需重新编译和重新下载。
①检查动态扫描电路 数码管7段信号全部直接接地，位选分别连接CPLD输出位信号，这时，6个数码管应该稳定显示“”。
②检查加法计数器是否正确 连接数码管7段信号到CPLD指定输出引脚，位选分别连接CPLD输出位信号，选计数器输入连接函数发生器的TTL电平信号输出端，设置函数发生器为方波，频率为1～2Hz，加/减控制信号输入“加”有效，观察数码管的显示，应是加1计数，更新频率即为输入信号频率。
提高输入信号频率，使计数更新快，检查计数器进位和高位计数是否正确。
③检查减法计数器是否正确 加/减控制信号输入“减”有效，测试方法同上。
④检查“清零”控制是否正确。
基于FPGA的贪吃蛇游戏设计（八）——状态机设计
Verilog语言通过不同的always语句块实现硬件电路的并行执行，但在实际工程中，除了并行执行电路外，有时也需要串行执行的电路。
这时，可以选择有限状态机FSM（Finite State Machine）来实现。
状态机由状态寄存器和组合逻辑电路构成，可以根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定操作的控制中心。
有限状态机主要分为两大类：Mealy状态机：时序逻辑的输出不仅取决于当前状态，还与输入有关；Moore状态机：时序逻辑的输出只与当前状态有关。
贪吃蛇游戏采用的是Mealy状态机模型。
根据代码的设计方式，状态机可以分为一段式、二段式和三段式。
一段式写法是把所有的逻辑（输入、输出和状态）都放在一个always语句块中，这种后期不易维护。
在简单的状态机可以使用。
二段式写法就是有两个always块，把时序逻辑和组合逻辑分隔开来。
时序逻辑里进行当前状态和下一状态的切换，组合逻辑实现各个输入、输出以及状态判断。
这种写法不仅便于阅读、理解、维护，而且有利于综合器优化代码，有利于用户添加合适的时序约束条件，有利于布局布线器实现设计。
在两段式描述中，当前状态的输出用组合逻辑实现，可能存在竞争和冒险，产生毛刺。
要求对状态机的输出用寄存器打一拍，但很多情况下不允许插入寄存器节拍，此时使用三段式描述。
其优势在于能够根据状态转移规律，在上一状态根据输入条件判断出当前状态的输出，从而不需要额外插入时钟节拍。
三段式写法就是有三个always块，一个时序逻辑采用同步时序的方式描述状态转移，一个采用组合逻辑的方式判断状态转移条件、描述状态转移规律，第三个模块使用同步时序的方式描述每个状态的输出。
三段式代码容易维护，时序逻辑的输出解决了两段式组合逻辑的毛刺问题，但是从资源消耗的角度上看，三段式的资源消耗多一些。
这里用一段式状态机来完成游戏的控制过程：关于这四个状态的描述请参考第一篇（整体描述）：友晶科技FPGA：基于FPGA的贪吃蛇游戏设计（一）2个设计点提醒：这个cnt_clk计数器这里不能写成cnt_clk=，因为第6秒的时间只有一瞬间，当这个时候没有拨动SW时，其他时刻它就不再去判断SW的情况了。
当游戏结束时，按任意键触发游戏重新开始，cnt_clk和flash_cnt两个计数器清零，不然重新开始的时候会跳过欢迎界面，以及再次游戏结束时蛇不会闪烁。
其实就是要确保在重启状态下，所有的条件要回到与复位时一样。
蛇身方向控制用一个三段式的4状态的状态机来实现。
四个状态分别是上、下、左、右。
状态机第一段：完成初始化状态，以及完成当前状态转换到下一状态的时序逻辑：首先方向一定要初始化，否则方向就会错乱，虽然这里初始化方向是向右，但实际上运行时起步方向的判断是根据key值来判断。
状态机第二段：在当前状态下，根据当前的输入转换为下一状态的组合逻辑。
根据按键进行三个方向的选择，这里是按键按下的时候，信号传导Direct_next，然后由Direct_next送给Direct_r：状态机第三段：根据当前状态和当前输入产生当前输出的时序逻辑：上面这段代码解释如下：
phper